DDR3 SDRAM menggunakan arsitektur data rate ganda untuk mencapai operasi kecepatan tinggi.
Arsitektur 8n-prefetch dengan antarmuka yang dirancang untuk mentransfer dua kata data per siklus jam di pin I/O.
Satu operasi membaca atau menulis untuk DDR3 SDRAM secara efektif terdiri dari satu 8n-bit lebar, transfer data siklus empat jam
pada inti internal DRAM dan delapan n-bit-lebar, satu transfer data setengah siklus jam pada pin I / O.
strobo data diferensial (DQS, DQS#) dikirimkan secara eksternal, bersama dengan data, untuk digunakan dalam pengambilan data pada input DDR3 SDRAM
DQS berada di tengah dengan data untuk WRITE.